原理图更加直观，可以清晰地看出线路的连接语言输入比较抽象，但是可以构建quartus里没有的器件。当然语言输入构建的器件可以导出为一个部件，放到原理图中使用。我上学期的实验双2选一就是用VHDL写的。然后将它生成元器件放到后面的工程中使用
