module tb_clk;
// Inputs
reg clk_100m;
reg rst;
// Outputs
wire clk_1m;
// Instantiate the Unit Under Test (UUT)
sdio_slave uut (
.clk_100m(clk_100m),
.rst(rst),
.clk_1m(clk_1m)
);
initial begin
// Initialize Inputs
clk_100m=0;
rst= 0;
// Wait 100 ns for global reset to finish
#100;
rst=1;
#100000;
$finish
end
always #5 clk_100m=!clk_100m;
endmodule
O了 但是就怕给了你代码，你连仿真软件都不会用
需要给你完成一份吗
内容全部来源于网络收集，如有侵权，请联系网站删除：QQ：24596024