首页
82问答网
>
verilog编译出错，求指导！
verilog编译出错，求指导！
2024-12-02 16:56:32
推荐回答（2个）
回答1：
错误太多了 乱套了 输入信号不能给他赋值 信号赋值又是wire型 又是reg型 有些变量又没定义 怎一个乱子了得
回答2：
你第二个always语句里面的以一个end 挪到endcase后面就对了
相关问答
最新问答
姓马的女孩子，取什么名字呢？我想的是马*欢欢，大家能不能帮忙在马和欢当中加一个字，谢谢啦€
刚租的房子，发现一个问题：所有电器的插头都拔掉之后，电表还是闪的很快。请各位教我几招
C语言 取模问题
鬼泣5打不开 说是丢失steam_api.dll，网上下载了也不能打开。都放了system32里了。求大神，怎么办啊
什么叫“天津卫”
房子验收不合格强行交房 当地有关部门不处理
我和外甥合伙做生意，共同借给别人八万元，借条是外甥的名字，他离起诉方远，我可以起诉吗？
我是今年即将高考的体育生 我想考哈尔滨师范大学和沈阳体育学院 求助一下哪个比较好
高级焊工考试中包括哪些知识
小学五年级《国旗下的演讲稿》300字
