首页
82问答网
>
verilog 新手 以下几句在编译时候老出错
verilog 新手 以下几句在编译时候老出错
2024-12-02 12:44:38
推荐回答(1个)
回答1:
always@(a or b or d)不要写成always@(a,b,d)。还有在always里面赋值改成aa<=a;不要用=
相关问答
最新问答
excel里怎么把合并了的单元格数据复制到没有合并的单元格中去
母亲是上海人,父亲是安徽人,孩子跟谁姓就是哪里人嘛
请帮帮我,我是测绘今天签了西南交通建设集团,看了网上评论。心里没底。1214420240 这是我的QQ。急急急!
小沈阳能高上去张雨生的<玫瑰的名字>不?
我很想去学散打 但是家人不同意 我该怎么办 ? 我身体以前很好 现在就怕基础不好 不能学 求大神给个意见
西红柿叶子黄边是什么病
人为什么会经常掉头发。。。 为什么会经常掉头发
用叠加定理求图网络中通过电阻R3支路的电流I3及理想电流源的端电压U。图中Is=2,Us=2V,R
齐齐哈尔市富裕县到双鸭山市几点火车
朋友们,我是专科生(理科),专业是纺织技术,计划两年后考语言类(汉语言文学,英语)的研究生,请问可以吗?