最简单的verilog的test bench程序贱

always
begin
forever # 5 clk = ~ clk ;
end
直接用always # 5 clk = ~ clk ;就可以。
time_div 模块寄存器没有复位，通常有个初始值，如：
always @ (posedge clk or negedge rst)
if (!rst)
begin
count <= 2'b00;
div4 <= 1'b0;
div8 <= 1'b0;

end
else
。。。
不复位的话，寄存器输出为不定值，后面的语句就都有可能为X

`timescale 1 ps/ 1 ps

你的时间单位是1ps
然后
always
begin
forever # 5 clk = ~ clk ;
end
你把时钟频率设置成100GHZ，如果是对器件的时序仿真，这肯定是要出毛病的，目前还没有FPGA频率能达到100G。